xilinxfpga挖礦

㈠ Xilinx Virtex-7 FPGA 中的 Block RAM是DRAM還是SRAM啊

用的時候都是按SRAM用的，不用控制刷新，你模擬一下就可以了。block ram資源相對較少，省著點用。

㈡ 我們需要購買一些xilinx的fpga，大家可以推薦下去哪裡買嗎價錢便宜的，看了avnet，太貴了。謝謝

安富利 Xilinx的代理商 太貴了啊 國內就是貴 你可以找Digilent買教學班 拆器件玩吧

㈢ xilinx FPGA 綜合 布局布線都是幹了什麼事情啊

1.post-快速的意思，這個問題我不太確定
2.translate：轉換的意思，就是將vhdl或者verilog轉換為器件元語，選擇不同的器件，則轉換結果是不一樣的
map：布局，將轉換出來的原件按一定規則擺放在fpga內部，原則是盡量分散，這個可以用區域約束來控制
route：布線，根據map的結果，計算fpga內部的最優連線，努力程度設置的不一樣，結果一般是不一樣的
behavioural 就是我們一般說的行為模擬或者功能模擬，也叫前仿，其他3種都叫後仿，這個模擬只是對功能進行測試，不包含任何門電路及線路的延遲信息，也就是說，功能模擬通過只代表功能正確性，但如果代碼書寫有不合理的地方，就有可能有因為布線導致的時序問題
順便說一下，行為模擬只需要對代碼進行synthesize通過就可以了，不需要其他步驟
post-translate指的是對代碼綜合和translate後，再進行模擬，這個模擬主要是加入了門電路的延遲信息，並沒有計算布線的延遲
post-translate模擬需要執行translate後才能執行
post-map，同上，對工程執行綜合、translate和map後，再進行模擬，這個模擬會將門電路的延遲和路徑延遲計算進去，但需要注意，由於沒有route，因此這里的路徑延遲是理論計算出來的，一般實際布線的延遲會更大
post-route，也就是對工程進行綜合、translate、map和route後，將所有真實的延遲信息計算進去，然後再進行模擬
3.behave是前仿，也叫功仿，其他幾個都是後仿
4.時序約束主要是用來控制工程綜合結果的，你不加時序約束，ise也會自動添加一個作為執行的依據。也許不加綜合的結果能通過，但是想要可靠的話，還是加上比較好，這樣report是比較可信的

㈣ FPGA如何入門，看了Xilinx開發教程還是覺得很吃力

給你一條思路。首先FPGA的特點是易上手，不可能精通。很多搞了十幾年的FPGA工程師還不是遇到項目就卡殼。我見過一個華為工作了七年的做FPGA的，項目搞不出來辭職的（現在是我的頂頭上司），所以想搞FPGA還得沉得住心，吃得了苦。然後自學就剛開始學語法，學個兩周足以，語法實在太簡單了。然後開始買開發板，跟著常式跑程序，這個階段至少掌握整個FPGA開發流程和熟悉軟體，尤其是在線調試，建議VIVADO，因為這玩意還是有點復雜的，工作中要是讓你調介面你連這軟體怎麼抓信號都不會那可就尷尬了。至於SOC這些就不要學了，學了也沒用，工作中基本上用不到。然後軟體熟悉的差不多就開始自己寫代碼，這個階段最主要是注意形成自己的代碼風格，多看代碼多寫代碼多模擬，要是有實際項目的代碼就更好了，學習人家高手的代碼風格（建議別用開發板的代碼學習，寫的太搓了），然後多搜一些非同步設計的規范等等資料，等你知道給個你幾個時鍾你該用哪個時鍾寫哪個代碼的時候開始玩一些實際項目的東西，這個時候開始有選擇了，一般FPGA就是兩個方向-介面與演算法。這個階段出去找工作吧，剩下的都是工作中才會理解的東西。演算法門檻高，我就寫過中頻採集板的代碼，其他的也不懂，介面的話開始按照人家招聘公司的要求學習，一般要求你要懂PCIE,DDR這些高速介面，高速介面無非是IP核例化和控制，看起來難實則也難（不過是工作中難，要是學習這玩意是啥的話還是不那麼難的）。FPGA這玩意最忌諱的是手低眼高，也是很多學FPGA最容易犯的錯，覺得這玩意就那麼一回事。剩下的路就該你自己走了，FPGA是一個相對比較偏的行業，網上資源不太好搜集，信息收集也是一個需要學會的，但一般都是從人家賽家的官網下載的，所以英語底子得扎實。至於數電就不用再看了，本科基礎足夠了，心中有電路可不是指的是那種觸發器堆的電路，而是指的是數據流的傳輸與時鍾布局的大局觀以及整個項目的大局觀，所以看數電是沒用滴。不過對於信號處理的有些基礎知識，至少要知道啥是奈奎斯特采樣，啥是中頻采樣，啥是FIR，FFT,DDC,UDC。

㈤ 倒底是Altera的FPGA好，還是 Xilinx的FPGA好

本人用過cyclone和spartan系列的FPGA，現就開發工具及開發流程對這兩家FPGA進行對比。[神馬] 一、 開發工具Altera的開發工具有Quartus II 、Sopc builder、Nios II、signal tap II、DSP Builder；Xilinx的開發工具有ISE、EDK、SDK、ChipScope 、System Generator；Quartus II相對於ISE，都是邏輯設計軟體，功能相當；Sopc builder相對於EDK，用來建立軟核，Sopc builder是生成bsf文件與quartus介面，生成ptf文件與nios介面，而edk則可直接生成目標文件（bit），而且還可以用EDK進行軟體設計，也就是說EDK可以不依賴ISE和SDK就可獨立完成一個設計。相比之下EDK要勝sopc builder一籌。Nios II相對於SDK，兩者功能相當，而且界面相似度達到99％。用SDK進行軟體開發比在EDK中還是要好一些，界面比EDK中的友好。signal tap II相對於ChipScope，嵌入式邏輯分析儀，方便調試；DSP Builder相對於System Generator用來建立DSP的演算法模塊。由於沒用過ChipScope和System Generator，所以不做分析。 二、 開發流程先說說ALTERA的SOPC開發流程硬體設計首先，通過QUARTUS II建立工程，新建一個Block Diagram/Schematic File文件；再打開SOPC Builder建立CPU系統，添加IP，點擊Genenater生成.bsf和.ptf目標文件；再回到QUARTUS II，將bsf文件導到入Schematic中，分配引腳，編譯生成sof和pof文件。硬體設計算是完成。軟體設計打開nios II,新建工程，select target hardware為前面生成的pft文件，建立軟體程序，編譯生成elf文件。下載調試先通過JTAG介面下載sof文件（硬體），再下載elf文件查運行或debug。固化通過AS介面下載POF文件，再通過JTAG下載ELF文件。 再看看xilinx 的sopc開發流程硬體設計打開EDK，建立CPU系統，添加IP，點擊update bitstream，生成硬體bit流文件。 軟體設計方式一、在EDK里添加C代碼，將軟體與硬體合成一個bit文件，這樣程序在片內運行，適合於比較小的程序。方式二、在EDK里添加C代碼，硬體生成bit文件，軟體生成elf文件，bit下載到片內，elf下載到片外。方式三、在SDK里進行軟體設計，同樣生成elf文件，界面比edk的要友好。 下載調試與固化 如果軟體與硬體合成了一個bit文件，則只需要下載和固化mcs(bit轉化而來)文件了。如果軟體比較大，則需要分兩次下載，bit下載到片內，elf下載到片外，若要固化到flash里，則還需要在edk里添加bootloader代碼，將其與硬體合成一個bit文件。再將bit轉化為mcs後固化到FPGA配置晶元里，elf文件下載到片外flash里。 從開發流程來看， EDK可以不依賴ISE就能完成SOPC的設計，當然它也可以像altera那樣，將cpu軟核導入到ise中去。由此看來，xilinx的開發流程更加的靈活，相比altera要強大。

㈥ 關於賽靈思 Alter FPGA 與 Xilinx FPGA 的優缺點比較誰知道呀

1）xilinx的FPGA有宇航級，altera沒有，所以航天的軍品裡面沒有altera的份額而xilinx有；
2）在頂級器件的比較上，xilinx的速度等性能上始終要比altera高出一點；
3）從FPGA的資源上看，xilinx的短線資源較altera的豐富，也就是說，在邏輯資源用得較滿的情況下，xilinx的更容易布通；
同時，由於設計了更多的短線資源，所以相同速度等級和邏輯資源的器件，xilinx的器件成本比altera的高，反映到最終售價上也是如此，因此，只要altera的能滿足你的設計，那麼將比xilinx有更高的性價比；
4）軟體上，quartus的集成界面易用性做得比ISE好，而ISE的腳本支持比quartus做得好；因此對初學者來說，quartus更容易入門，而對熟練用戶，在大型設計項目的開發中，ISE則會顯得更順手，因為可以對後端設計進行更精細的控制和自動化。

㈦ xilinx的fpga真有那麼貴嗎看到淘寶上很多晶元一個都上千。

這要看FPGA的內部資源多少，資源少的也不貴，只不過做大項目不夠用，但買來玩玩兒是沒問題的。

㈧ xilinx的fpga怎樣實現去用光收發模塊（SFP)來收發數據

FPGA選擇帶GTP的型號，去Xinlinx官網找此系列FPGA的Demo電路，有詳盡的文檔、原理圖、PCB，都是源文件，直接改一改就能用了！

㈨ xilinx的fpga哪些資源可以占滿

頻率不高的話都可以占滿，不論資源佔用多少只要能滿足時序約束就行

㈩ xilinx fpga的配置

具體這個型號的配置還是自己查一下比較合適一點兒。