asic礦機用fpga改演算法

『壹』 比特幣礦機的工作原理，是否是通過電腦發送難度給FPGA、ASIC，然後由礦機算出難度，傳到電腦

挖礦的目的就是為交易塊打包。打包成功了，你就開出一個新的包包，獲得25比特幣的獎勵，以及未來加進這個包的交易的手續費。

然後其他的礦工就開始為你這個新包產生的交易打包直到下一個包的出先。

以後的比特幣挖礦產能小，甚至變零了，你是還有交易費收的。 系統永遠需要」礦工「，礦機還是會存在的。

『貳』 如何用fpga實現演算法的硬體加速

首先，利用傳統的軟體技巧來優化演算法，然後將其轉向定製指令以加速演算法。我們將討論不同實現方法的性能比較和折衷。
CRC演算法可用來校驗數據在傳輸過程中是否被破壞。這些演算法很流行，因為它們具有很高的檢錯率，而且不會對數據吞吐量造成太大影響，因為CRC校驗位被添加進數據信息中。但是，CRC演算法比一些簡單的校驗和演算法有更大的計算量要求。盡管如此，檢錯率的提高使得這種演算法值得去實施。
一般說來，發送端對要被發送的消息執行CRC演算法，並將CRC結果添加進該消息中。消息的接收端對包括CRC結果在內的消息執行同樣的CRC操作。如果接收端的結果與發送端的不同，這說明數據被破壞了。
CRC演算法是一種密集的數學運算，涉及到二元模數除法(molo-2 division)，即數據消息被16或32位多項式(取決於所用CRC標准)除所得的余數。這種操作一般通過異或和移位的迭代過程來實現，當採用16位多項式時，這相當於每數據位元組要執行數百條指令。如果發送數百個位元組，計算量就會高達數萬條指令。因此，任何優化都會大幅提高吞吐量。
代碼列表1中的CRC函數有兩個自變數(消息指針和消息中的位元組數)，它可返回所計算的CRC值(余數)。盡管該函數的自變數是一些位元組，但計算要逐位來執行。該演算法並不高效，因為所有操作(與、移位、異或和循環控制)都必須逐位地執行。
列表1：逐位執行的CRC演算法C代碼。
/*
* The width of the CRC calculation and result.
* Modify the typedef for a 16 or 32-bit CRC standard.
*/
typedef unsigned char crc;
#define WIDTH (8 * sizeof(crc))
#define TOPBIT (1 << (WIDTH - 1))
crc crcSlow(unsigned char const message[], int nBytes)
{
crc remainder = 0;
/*
* Perform molo-2 division, a byte at a time.
*/
for (int byte = 0; byte < nBytes; ++byte)
{
/*
* Bring the next byte into the remainder.
*/
remainder ^= (message[byte] << (WIDTH - 8));
/*
* Perform molo-2 division, a bit at a time.
*/
for (unsigned char bit = 8; bit > 0; "bit)
{
/*
* Try to divide the current data bit.
*/
if (remainder & TOPBIT)
{
remainder = (remainder << 1) ^ POLYNOMIAL;
}
else
{
remainder = (remainder << 1);
}
}
}
/*
* The final remainder is the CRC result.
*/
return (remainder);
}
1.傳統的軟體優化
圖3：帶CRC外圍電路和DMA的系統模塊示意圖。
讓我們看一下如何利用傳統的軟體技巧來優化CRC演算法。因為CRC操作中的一個操作數，即多項式(除數)是常數，位元組寬CRC操作的所有可能結果都可以預先計算並存儲在一個查找表中。這樣，通過一個讀查找表動作就可讓操作按逐個位元組執行下去。
採用這一演算法時，需要將這些預先計算好的值存儲在存儲器中。選擇ROM或RAM都可以，只要在啟動CRC計算之前將存儲器初始化就行。查找表有256個位元組，表中每個位元組位置包含一個CRC結果，共有256種可能的8位消息(與多項式大小無關)。
列表2示出了採用查找表方法的C代碼，包括生成查找表crcInit()中數值的代碼。
列表2：採用查找表方法的CRC演算法C代碼。
crc crcTable[256];
void crcInit(void)
{
crc remainder;
/*
* Compute the remainder of each possible dividend.
*/
for (int dividend = 0; dividend < 256; ++dividend)
{
/*
* Start with the dividend followed by zeros.
*/
remainder = dividend << (WIDTH - 8);
/*
* Perform molo-2 division, a bit at a time.
*/
for (unsigned char bit = 8; bit > 0; "bit)
{
/*
* Try to divide the current data bit.
*/
if (remainder & TOPBIT)
{
remainder = (remainder << 1) ^ POLYNOMIAL;
}
else
{
remainder = (remainder << 1);
}
}
/*
* Store the result into the table.
*/
crcTable[dividend] = remainder;
}
} /* crcInit() */
crc crcFast(unsigned char const message[], int nBytes)
{
unsigned char data;
crc remainder = 0;
/*
* Divide the message by the polynomial, a byte at a time.
*/
for (int byte = 0; byte < nBytes; ++byte)
{
data = message[byte] ^ (remainder >> (WIDTH - 8));
remainder = crcTable[data] ^ (remainder << 8);
}
/*
* The final remainder is the CRC.
*/
return (remainder);
} /* crcFast() */
整個計算減少為一個循環，每位元組(不是每位)有兩個異或、兩個移位操作和兩個裝載指令。基本上，這里是用查找表的存儲空間來換取速度。該方法比逐位計算的方法要快9.9倍，這一提高對某些應用已經足夠。如果需要更高的性能，可以嘗試編寫匯編代碼或增加查找表容量以擠出更多性能來。但是，如果需要20、50甚至500倍的性能提高，就要考慮採用硬體加速來實現該演算法了。
表1：各種規模的數據模塊下CRC演算法測試比較結果。
2.採用定製指令方法
CRC演算法由連續的異或和移位操作構成，用很少的邏輯即可在硬體中簡單實現。由於這一硬體模塊僅需幾個周期來計算CRC，採用定製指令來實現CRC計算要比採用外圍電路更好。此外，無須涉及系統中任何其它外圍電路或存儲器。僅需要一個微處理器來支持定製指令即可，一般是指可配置微處理器。
當在硬體中實現時，演算法應該每次執行16或32位計算，這取決於所採用的CRC標准。如果採用CRC-CCITT標准(16位多項式)，最好每次執行16位計算。如果使用8位微處理器，效率可能不太高，因為裝載操作數值及返回CRC值需要額外的周期。圖2示出了用硬體實現16位CRC演算法的內核。
信號msg(15..0)每次被移入異或/移位硬體一位。列表3示出了在64KB數據模塊上計算CRC的一些C代碼例子。該實例是針對Nios嵌入式處理器。
列表3：採用定製指令的CRC計算C代碼。
unsigned short crcCompute(unsigned short *data_block, unsigned int nWords)
{
unsigned short* pointer;
unsigned short word;
/*
* initialize crc reg to 0xFFFF
*/
word = nm_crc (0xFFFF, 1); /* nm_crc() is the CRC custom instruction */
/*
* calculate CRC on block of data
* nm_crc() is the CRC custom instruction
*
*/
for (pointer = data_block; pointer < (data_block + nWords); pointer ++)
word = nm_crc(*pointer, 0) return (word);
}
int main(void)
{
#define data_block_begin (na_onchip_memory)
#define data_block_end (na_onchip_memory + 0xffff)
unsigned short crc_result;
unsigned int data_block_length = (unsigned short *)data_block_end - (unsigned short
*)data_block_begin + 1;
crc_result = crcCompute((unsigned short *)data_block_begin, data_block_length);
}
採用定製指令時，用於計算CRC值的代碼是一個函數調用，或宏。當針對Nios處理器實現定製指令時，系統構建工具會生成一個宏。在本例中為nm_crc()，可用它來調用定製指令。
在啟動CRC計算之前，定製指令內的CRC寄存器需要先初始化。裝載初始值是CRC標準的一部分，而且每種CRC標准都不一樣。接著，循環將為數據模塊中的每16位數據調用一次CRC定製指令。這種定製指令實現方式要比逐位實現的方法快27倍。
3.CRC外圍電路方法
如果將CRC演算法作為硬體外圍電路來實現，並利用DMA將數據從存儲器轉移到外圍電路，這樣還可以進一步提高速度。這種方法將省去處理器為每次計算而裝載數據所需要的額外周期。DMA可在此外圍電路完成前一次CRC計算的時鍾周期內提供新的數據。圖3示出了利用DMA、CRC外圍電路來實現加速的系統模塊示意圖。
在64KB數據模塊上，利用帶DMA的定製外圍電路可獲得比逐位計算的純軟體演算法快500倍的性能。要知道，隨著數據模塊規模的增加，使用DMA所獲得的性能也隨之提高。這是因為設置DMA僅需很少的開銷，設置之後DMA運行得特別快，因為每個周期它都可以傳遞數據。因此，若只有少數位元組的數據，用DMA並不劃算。
這里所討論的所有採用CRC-CCITT標准(16位多項式)的演算法都是在Altera Stratix FPGA的Nios處理器上實現的。表1示出了各種數據長度的測試比較結果，以及大致的硬體使用情況(FPGA中的存儲器或邏輯單元)。
可以看出，演算法所用的硬體越多，演算法速度越快。這是用硬體資源來換取速度。

『叄』 130萬門的ASIC晶元需要多大的FPGA做原型驗證合適

你這個「門」是拿什麼衡量的？system gates和ASIC gates的計算方法不一樣的。我記得兩者之間大概差10倍多。。。。。。。。。如果是system gates，那你就也找一個200萬門的FPGA來做驗證就好了，如果你說的是ASIC gates，那就好大了。。。。

『肆』 用FPGA實現演算法是什麼意思

演算法有軟體的演算法，有硬體的演算法。
軟體的演算法一般都是用軟體比如C語言，JAVA等來寫。這個很好理解，就叫軟體演算法的實現。

FPGA是可編程邏輯器件。FPGA主要用來實現邏輯電路（數字電路），所以說用FPGA實現某演算法就是要用FPGA設計一個數字電路，該電路可以實現這個演算法的運算。

比如說加法器。用軟體C語言來寫的話，就可以寫為 c=a+b.
但是用FPGA來做的話，應該是考慮用全加器的級聯，或者什麼方法來實現。

一般來講，FPGA有自己的編程語言，常用的是Verilog或者VHDL。
上述加法器也可以寫為 C=A+B. 雖然和C一樣，但是實現之後，在FPGA內部被映射成了很多基本門電路，與或非門，寄存器，鎖存器等。而C語言寫的東西則被編譯成了計算機能夠處理的機器碼，匯編碼。

一個變成指令，一個變成電路。

FPGA實現演算法和單純的畫電路圖又有區別。怎樣又快又省資源，省電力的完成FPGA電路的設計，是FPGA實現演算法關注的領域。就和軟體要關注執行實現和內存佔用量一樣。

總之，最簡單的理解，FPGA的演算法就是邏輯電路，是硬體。

『伍』 fpga和asic開發流程的區別

1、FPGA——現場可編程門陣列

FPGA（Field－ProgrammableGateArray），即現場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎上進一步發展的產物。它是作為專用集成電路（ASIC）領域中的一種半定製電路而出現的，既解決了定製電路的不足，又克服了原有可編程器件門電路數有限的缺點。

ASIC具有高性能、低功耗的優勢，但它們包含的任何演算法——除了那些在軟體內部處理器內核執行的——其餘都是「凍結的」。所以這個時候我們就需要現場可編程門陣列（FPGA）了。早期的FPGA器件的架構相對簡單——只是一系列通過可編程互連的可編程模塊。

『陸』 用FPGA來做pid演算法控制好嗎

誤差輸出16位，輸入10位，這里多少位多少位都是輸入輸出的量化精度，就是說你這個PID控制模塊輸入的感測器采樣數據是位寬為10位的數據，控制輸出為位寬為16位的數據。

『柒』 FPGA如何實現演算法

我個人認為 FPGA的演算法實現與C的演算法有一定關聯 但有區別 有些黃金演算法在硬體語言描述時很費力，不一定好用 也只有理論聯系實踐，從實踐中來到實踐中去，

『捌』 學習FPGA演算法和IC設計要多長時間該怎麼去學

學習這種東西，最好是在公司或者研究所里的項目。首先明確一點，就是IC分宏觀的設計和微觀的設計，比如說做一個宏觀的項目，設計一個簡單的秒錶，那麼你可以用FPGA來實現，這東西屬於IC的范疇，但不是說你會這么點微末的東西就說你是搞IC的了。IC設計千萬別說是搞IC得，因為它真的是太難了，如果想學，我推薦你去智芯融上他們的FPGA&IC設計培訓，跟著老師系統學習，快速掌握技術要領。

『玖』 如何用數字IC/FPGA實現演算法

主要內容包括：
1. 為什麼很多人覺得學習FPGA很困難，以及HDL學習的一些誤區；
2. 軟體和硬體在演算法實現上的區別；
3. 通過具體例子詳細講解了從演算法的行為級建模向RTL級建模的轉換思想和底層電路的實現；
4. 學習資料推薦。都是做數字前端的一些經典書籍，對比較盲目的同學或不知道選什麼資料的同學會有很大幫助

『拾』 假設現在有一些處理是在軟體中實現的。當用FPGA或ASIC等硬體重新實現時，應該考慮什麼。

1、DSP（digital signal processor）看它的名字就知道是專業做數字信號處理的。DSP是一種獨特的微處理器（採用哈佛結構，內部結構已經固定），有自己的完整指令系統，通過指令和數據工作（這個也是CPU和ARM等的工作方式），開發遵循嵌入式軟體的設計原則，更注重於演算法的實現。

2、FPGA，是ASIC的一種,屬於硬體設計的范疇 。區別在於ASIC是硬體全定製 ，FPGA是硬體半定製 。
ASIC（Application Specific Integrated Circuits）是專用集成電路，指應特定用戶要求和特定電子系統的需要而設計、製造的集成電路，裡面的電路結構式固定不可變的。
而FPGA內部是集成的可以由用戶來配置的基礎數字邏輯模塊（如寄存器、連接線、輸入輸出模塊等），用戶可以通過編程等方式，將這些基礎數字邏輯模塊組合成一個電路，從而達到目標功能。相當於是給你一堆原始邏輯與非門，你自己去拼積木吧。所以FPGA更靈活。

3、SoC是片上系統，指在一個晶元中實現用戶定義的系統。
SoC與FPGA之間：由於FPGA內部也可實現軟核（CPU），所以這時FPGA也算是SoC了。
SoC與ASIC之間：嚴格意義上來講，SoC也可以是ASIC，當某一SoC結構穩定後，可作為ASIC來批量生產。一般來講，SoC帶有CPU和一些外設。ASIC一般是指IP核的設計，也就是某一功能模塊，如USB，DDR控制器等。